#分享 [Notes] Advanced Packaging — 2025科技產業投資新攻略 (程正樺 騰旭公司投資長)
## CoWoS
● 根據台積電在SEMICON的說明，目前客戶量產的是3.3個reticle大小的產品，可容納2個GPU和8個HBM。下一代將擴大到5.5個reticle，可容納12個HBM，預計將在2027年用於HPC。
➤ Reticle代表是一個 IC 的最大尺寸，目前的曝光技術一顆 IC 最大可以做到多大其實是固定的數字858mm2。目前看不到任何一顆 IC 它的尺寸會大於858mm2。
➤ 但是 IC 本身要放在一個 interposer 上面，所以這個 interposer 能做多大就是臺積電 CoWoS 技術的一個門檻。目前TSMC是可以做到3.3倍 reticle (目前2個GPU和8個HBM的架構)。下一代的話就做到5.5個 reticle (可以放12個 HBM)， 這個應該是在2027年 Rubin Ultra 的時候會用。
➤ 再進一步可能就做到更大，目前TSMC講2027年RD階段可以做到8個 reticle（用A16+SoIC）。
● 在CoWoS封裝材料方面，從矽中介層（Silicon Interposer）到RDL（Redistribution Layer）或LSI，最近最受矚目的是CoWoS-L技術。
➤ CoWoS-S是使用Silicon Interposer，可以做到精密度高，線寬線距可以做到0.4um以下，但是它在interposer 的尺寸上它目前做到3.3倍，進一步要做大的時候其實會有困難(因為reticle的挑戰)，所以要把進一步把這個尺寸做大，可能就要用到 RDL 的 Interposer。
➤ CoWoS-R就是採用 RDL 的 Interposer，但是容易有warpage的問題，然後第二個就是它的線寬線距不夠精細，概只有2um，所以中間有個取捨變成CoWoS-L。
➤ CoWoS-L就是用 LSI (一個Silicon在中間，然後在旁邊把 molding 起來之後上下再去長RDL)，Nvidia現在就是採用這個方案。
➤ 這個 LSI 裏面還可以放一些 ED/TC (電阻、電容)，以及相關 TSV 等等的東西，然後上下再走 RDL。
➤ 目前CoWoS-L只有台積電會做，其他人像是日月光/矽品或 Amkor， 他們要必須拿得到 Interposer， 那CoWoS-S比較簡單，聯電或其他人是可以做這個 Interposer。
## SoIC & Hybrid Bonding
● 在3D堆疊技術方面，SoIC使用混合鍵合（Hybrid Bonding）技術(把兩個晶片堆疊，把3D封裝起來)，SoIC跟CoWoS bonding上主要的差別就是在bump pitch上面，SoIC的兩個bump對在一起目前可以做到10um以下，一般的CoWoS大概只能在20-30um，在下面的C4 bump大概就是60-80um，更下面就是直接放到PCB的水準。
● 因此在SoIC領域，Hybrid Bonding會是重要的製程，而在Hybrid bonding 的製程中，除了原本的 IC 端要準備先做 PVD、 CVD 之外，另外就是要做 CMP，因爲要把 IC 全部都磨得很平，才能把它做對接，然後再做Hybrid bonding 的動作。
➤ 要做SoIC就需要一堆 Hybrid Bonder，但是像是像是後段的廠商(日月光矽品)他們要做3D堆疊有一個困難就是他們沒有 CMP。而對於臺積電或是 memory 廠商，他們本來有很多老舊的 CMP 就直接拿來用(且都已經折舊折完了)，但後段OSAT廠商除了買Hybrid Bonder還要買CMP，而且CMP設備又很貴，所以對OSAT廠商來說他們的進入障礙就會在買CMP這一端。
● Hybrid bonder 另一個會用到的地方就是在 HBM memory 的堆疊，Nvidia blackwell ultra就是要從8 Hi變成12 Hi，那12 Hi其實就是把厚度進一步地要縮短，因爲總高度不能變，所以基本上這就是有挑戰的地方。到下一個世代HBM4之後，甚至做到16 hi，但高度目前規定就是不能超過775um，那16 hi的狀況現在看起來大概就是原本的這些 MR-MUF（Mass reflow bonding with molded underfill 批量回流模制底部填充；SK Hynix封裝技術）都用不了，大概就要開始用到 Hybrid Bonding， 所以 Hybrid Bonding大概接下來在HBM這邊使用量應該也是會有顯著的增加。
● TSMC的COUPE(CPO)看起來也是要用到 SoIC， 因爲用 SoIC 跟原本的 micro bump比起來，基本上頻寬跟電性上會好很多，速度會有顯著的增加，所以CPO 看起來也是 Hybrid bonder 有一個蠻大的一個使用的空間的地方。
## Glass & Panel Level Packaging
● 玻璃基板技術分為兩類：
➤ 玻璃based的製程：玻璃只是拿來做 carrier 承載，實際上這個玻璃最後會被拿掉，之前大家在講群創作很多東西，目前量產的大部分都還是做 carrier 爲主。
➤ 玻璃based的產品：重點就是中間有做 TGV，這就是一個比較困難的地方。
● 璃基板的優勢在於可以提高製程效率，減少晶片warpage問題，但目前在線路寬度和可靠性方面還面臨挑戰。
➤ IC 越來越大，接下來做到7.5個 reticle， 一片12寸只能放6顆，旁邊有太多浪費的空間，所以在整個製程效率上就會有一個顯著的影響。把它做成正方形或這個長方形的，這個 panel 的形式就比較沒有浪費，這個是往 panel 這邊走的一個重點。
➤ 另外一個就是玻璃的剛性，當你的 IC 越做越大，warpage的問題也會越來越嚴重，但玻璃就是硬的，所以如果透過玻璃這個介質來做 Interposer或基板，相對上來講這個warpage問題會減少。
➤ 玻璃最大問題是在玻璃上面做 RDL 線路，它的線寬線距不夠，像是CoWoS-S大概差不多是0.4um / CoWoS-R大概要在2um左右，但是如果玻璃它的線寬線距就會更高，目前大概都很難做到10um以下。此外，那然後玻璃的 RDL 也沒辦法放太高，目前大概就只能放2層。
➤ 簡單來說就是玻璃目前的精細度不夠，目前做STM/NXP一些簡單的像是micro controller、analog、power都沒有問題，因爲這些都很簡單的晶片，但是如果說 AI 晶片要用玻璃，那目前來講技術還有好一段路要走。
● 玻璃目前第一個挑戰就是做 TGV， 在玻璃上面做這個製程相對來講是蠻困難的。第二個挑戰就是玻璃表面容易剝落，所以現在的 RDL 只能做兩層，沒辦法做太多層，就是因為它很容易剝落。此外，玻璃也有可靠度的挑戰，需要過一些摔的測試，若摔一下就壞了，那一顆晶片這麼貴，摔一下就掛了，這個晶片可靠度也有問題。以上都是在做玻璃製程的時候，未來需要考量的地方。
● 目前看起來就是玻璃基板的推進可能會比較快一點，就是玻璃 glass 的這種 substrate，但是如果到glass interposer(純玻璃中介層)， 認為可能2028年可能都不見得能夠量產。所以很多人現在對FOPLP 有很期高的期待，說馬上下一代 NV晶片就要用到FOPLP，其實沒那麼快，可能要3-5年（3年之內一定看不到，5年不好說）。
註：以上所有內容皆為 程正樺 先生 (騰旭公司投資長) 於先探論壇 — 2025科技產業投資新攻略 (2024–10–17) 之演講節錄，完整影片請參考YouTube。
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