理學院轉戰數位ICS［履歷篇］
#我都先寫在txt檔裡面，再貼上來的，排版有點傷眼🥲 敬請見諒，懶人可以直接去看template
履歷在找工作時，是非常重要的一關
假使你有100%的實力，履歷寫不好，人家可能只看的到30%
以下是筆者的履歷經驗與心得，不一定是對的，希望大家可以找到屬於自己風格的履歷
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履歷經歷了幾個版本的變革，履歷的內容隨著筆著的成長而改變
大家不妨直接看最後一個版本(Ver.4)，會有一個template給大家參考
ver.1 為投TSMC RD預聘用(約碩二上9月)
中文寫成，主要寫製程經驗跟半導體修課，和熟悉的半導體機台，碩論方向/發表
ver.2 為內推M的履歷，(約碩二下3月)
中文寫成，將以前自學CVSD，點tool畫出的layout放在裡面，由於剛選到CVSD，Verilog的經驗只有ALU(恩，對，主管是天使才找我去面試)
將研究所修課都寫進履歷裡面，課名後面寫NTU EE(威名借用一下)，基本上A+要多才看起來比較好看...
ver.3 為海投豬屎屋的履歷(約碩二8月)
英文版本，有跟朋友拿履歷template，把論文跟產學合作的project都寫進project experience，寫得相當凌亂..
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ver.4 最終版，為第二波海投豬屎屋,內推Google,Nv的版本(約碩二9-10月)
英文版本，以下為筆著對履歷的淺見
Guideline: 我希望可以相當精簡，讓人一眼望去，可以在很短的時間內，知道我對這個領域的專業有多少(因此我刪除了不相干的東西，如:論文和產學)
一些想特別強調的數字、skill會用粗體
Education:
畢業時間一定要寫(HR需要據此推斷你的年齡等)，科系一定要寫，學院是optional，但我希望可以呈現是EECS，所以加上去了
GPA跟學分是optional，成績好的就寫
Project experience:
業界主管建議以project導向的方式，呈現相關經驗
IP:這邊我是先把CVSD的project列上去，然後實做什麼演算法，使用了什麼方法，達到怎樣的PPA，大概寫一下，吹牛一下自己會設計IP，有通訊、影像處理、CPU相關的經驗
System level: 我把軟硬體的project放上去，希望呈現我對整個系統也是有concept的
EDA相關: 我把邏設的期末專題也放上來了，希望可以呈現，我也會寫程式，而且剛好跟IC設計領域有關
此外，以前修VLSI有畫過AND gate底層的layout，由於排版因素就沒放了
Skills:
可以參考104上面的XD，然後自己會什麼，覺得自己哪些行就放什麼，小心面試被問倒
有些只是lab有摸過，我也會放上去(HLS之類的)
Related Course:
這是我很大的改動，在ver.3中是放在學歷那一欄，這次是單獨一欄
突然發現自己可以分為兩區: IC(Ckt.) & S(System)
希望可以簡潔明瞭的表達自己的修課跟成績
Award(Optional):
這要各憑本事了QQ
Publication(Optional):
如果是有幫助的，可以放
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感謝 B11 跟 B20 的建議，我也發現有點問題了…
排版請大家參考別人的好了，當初排的有點陽春
