AI 伺服器與加速器主板層數由傳統 20~30L 大幅提升至 48~52L+（如 Nvidia LPU 採 52L、AMD MI500 採 48~52L）；結構從傳統多層板（HLC）演進至 N+M 多次壓合，並在次世代加速器（如 Google TPU v9）導入 HDI（高密度互連）以縮短訊號路徑與改善散熱。當光模組與交換器速率邁向 1.6T/3.2T 時，線寬線距需縮至 30µm 以下，使 mSAP 成為取代傳統蝕刻的關鍵製程。 先前市場認為 ASIC HLC 轉往 HDI 的設計會讓金像電(2368)份額降低，但由於客戶使用的多層板層數非常高，傳統 HDI 廠沒有這種經驗(Ex亞馬遜將採用3階、34層HDI板設計)，HLC 每做一次增層的良率大約是 98%~99%，而一次 HDI 疊構大約 97%~98%，因此多層板良率仍是決定最後整張 HDI 板表現的關鍵。目前供應鏈看到金像電良率仍可達 70%~80%以上，其它競爭對手大多僅落在 50%~60%水準，因此金像電在亞馬遜的份額不大容易降低，但如果其它 ASIC 會用到 HDI 6 階以上的設計就需要再做觀察。 CCL 由 M6/M7 加速升級至 M8，並持續向 M8.5 與 M9 推進。因應單晶片與架構 TDP 功耗大幅上升（如 Google TPU 從 v8 的 1,300W–2,600W 升至 v9 的 4,500W 及 v10 的 10,000W），次世代高階交換器（如 NVDA Rubin Ultra）開始測試 PTFE（聚四氟乙烯）或 PTFE+M9 混合材料，以提供極低且穩定的介電常數與介電損耗（Dk/Df）。 網路交換器規格由 400G 升級至 800G（PCB 採 36~40L、CCL 採 M8）與 1.6T（PCB 採 44~50L、CCL 採 M8/M9），SerDes 晶片傳輸速率由 100Gbps 翻倍至 200Gbps。為解決傳統 PCB 走線（約 11~12 吋）導致高達 50% 訊號衰減的瓶頸，產業同步研發 CPO（共封裝光學）將光引擎與 ASIC 縮短距離封裝；儘管 CPO 長期可能減少部分主板對極低損耗 CCL 的需求，但現階段高規格板材仍為傳輸主流。目前初步來看 M10 從 CCL 到 PCB 這端都已有相應解決方案，後續觀察重點在於實際量產能力，若能克服 PTFE 加工不易的問題，在 3.2T 世代前應不須擔心 CCL/PCB 被 NPO/CPO 侵蝕的壓力。

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