2024聯發科技面試分享

聯發科 (Physical Design Engineer)

儘管科技業凜冬持續中，但還是非常感謝一路上幫助過我的貴人，基於版上陸陸續續有大佬分享經驗，所以也決定來分享一下希望可以幫助到更多人。背景 114混血電資碩（固態組），私立大學電機，學業成績後段(排名約74%)，碩士論文做半導體製程。 Overview 聯發科 - Physical Design Engineer – 無聲卡 ---------------------------------------------------------- 聯發科 – 無聲卡時程： D+0: 公司讀取 D+20: 面試邀約 D+25: 一面(主管面談) 一面(主管實體面談) 此面試為實體面談，地點在總部旁邊，在面談前有事先詢問面談主管人數，這次有兩位主管同時面談，面試分為兩階段，上半部分為簡報報告與問答，下半部分為部門工作內容與QA，一開始主管讓我自我介紹，那我直接準備PPT做自我介紹與專業技能的報告，在報告的過程中主管有詢問 Functional Verification與Pre-layout Verification不是一樣嗎? 我當下有解釋Functional Verification是針對功能是否正常做驗證，而Pre-layout Verification除了功能外還有考慮timing issue，因為在gate-level simulation會考慮standard cell delay format file(SDF)，但當下主管好像不太理解就不再追問，再來有詢問我是用哪個tool做APR，以及讓我說明我所知道的APR flow，我盡量描述的很完整，後來主管有問我什麼是LVS與DRC? 上半部分結束，下半部分主管開始介紹他們部門，主要focus在APR這部分，會有新人訓練，但聽起來工時頗長，可以報加班費，後來有告知目前還有兵役，後來主管有詢問能否以研發替代役入職，但我有告知後續無法更改公司，就結束了這次的面試。面試考題(專業能力) Functional Verification與Pre-layout Verification差異? 答: 在Gate-level stage會比RTL stage多加入sdf做simulation，所以在waveform會發現signal因為standard cell delay導致訊號晚到。 RTL -> Synthesis 答: 主要有三個stage，分別為translation，mapping與optimization。 1. translation : 將RTL轉為logic gates。 2. mapping : 將轉換後的logic gates去和製程下的library做對應，確保這些邏輯閘都有存在於library下以便轉換。 3. optimization : 再將mapping後的logic gates做化簡，以便達到area與delay的trade-off。 //-------- Translation Stage ---------//

//-------- Mapping and Optimization Stage ---------//

心得與反思雖然主管那句這兩個不是一樣嗎?和隨後的 P&R 抽考，讓我發現自己跟主管溝通的應變還不夠沉穩，落入了名詞爭辯。當下沒能把掛 SDF 抓邏輯與時序違規的 Checkpoint 讓主管明白，加上那時候已經畢業，頂著待業與求職的現實壓力，心裡難免有些失落與焦慮。但換個角度想，能和兩位主管這樣扎實地切磋、抽考後端核心觀念，本身就是非常珍貴的洗禮。這次的跌倒不是白費，拍拍灰塵把遺憾化作未來衝刺的養分，相信自己這份不服輸的決心，持續努力，總會看見屬於我的希望光芒！最後關於大家提問為何不用研發替代役名額因為研發替代役名額有綁定其他間公司，當初因為家裡有一些狀況需要處理，時間點剛好對不上，所以最後沒有選擇這條路～謝謝關心！