數位IC面試心得
國立中正大學
先祝大家新年快樂，趁著過年有時間把之前面試的題目整理一下，讓年後要面試的人有個參考
MTK:
部門: CAI, SPD1, SPD3, ADCT
考題: setup/hold計算, CDC(multi bit), false path & multi cycle差異和設值, input/output delay, 同步非同步差異, gray code, 給Waveform寫出RTL , IC design flow, systemverilog , 用mux組出adder和乘法器, async FIFO, 用NAND拼出OR, 除3電路, pre/post sim差異, 合成需要哪些檔案, 除1.5倍電路, cache如何加速cpu, clock gated
RTK:
部門: CN, RDC, MM
考題: blocking/non-blocking, 除頻電路, critical path計算, 用兩個latch組出DFF, low power design, 反向計數器, clock skew對setup/hold影響, setup/hold violation解決方法, 什麼寫法會有latch, 用mux設計出NAND, IC design flow, 合成時clock timing如何決定, hold time可以為0否, pipeline, multicycle值怎麼設定, PVT violation
NTK:
部門: TCON, iHome
考題: 除2電路(不要用cnt處理),給RTL畫出合成電路,解釋metastability, input/output delay作用&設值大小 , pipeline處理, fault coverage, set max/min delay for violation, async rst問題, blocking/non-blocking, 用NAND/NOR組出comb電路, setup/hold有負值情況, 為什麼hold time跟clk沒關係, full adder, 進制轉換
PHISON:
部門: SSD, EMMC
考題: setup/hold不等式, clock gated, IC design flow, 同步非同步, 除頻電路, 用PMOS和NMOS組NAND & INV, CDC(multi bit), metastability, Xor truth table, multicycle & false path, 用mux設計出XOR, 計數器input到output要多少cycle ,critical path, 如何避免clock skew/latch, cell library的hold time有什麼特色, systemverilog作用
SMI:
部門: UFS, SSD
考題: CDC, FSM, 用and/or畫出mux, low power design, timing violation處理方式, IC design flow, sdf內容, latch/DFF差異, glitch產生原因, 用NOR拼出AND, input/output delay, 說明timing report , 敲兩級DFF就可以解所有CDC否, 畫出clock/data path of setup/hold, MUX怎麼擺才能省面積, 用inv和mux組Xor, 除3電路, edge/level trigger
GUC:
部門: APR, DFT
考題: APR flow, power ring, CTS作用, IR drop, scan chain,
test/fault coverage差異, scan reorder, lockup latch, BIST, stuck at fault , Transition delay fault, cross talk, electromigration, 畫SDFF, Boundary scan, 為什麼需要DFT, DRC/LVS, ATPG, 如何確定APR function和RTL相同, APR command, 先進process在back-end會碰到的問題, LEF和DB檔內容, wire load model
印象中題目就這些，其中80%左右都是上課內容的東西，不會說到很難回答，剩下20%就是臨場白板題跟一些額外延伸的問題，就只能靠平常的積累去回答，如果想看自己能力到哪推薦去參加CIC考試或是每年舉辦的大專院校程式競賽，以上
